集成电路可测性设计中网表的解析与实现(doc 6)

前言

随着微电子制造技术向深亚微米方向发展，数字集成电路的集成度也越来越高，而半导体工艺中可能引入各种失效，另外材料的缺陷以及工艺的偏差都可能会导致芯片中电路连接的短路、断路以及器件结间穿通等问题。这样的物理失效必然导致电路功能或者性能方面的故障。为了保证设计的正确性，在制造和使用芯片时必须要对其进行测试。目前最有效的方法就是采用可测性设计技术(DFT，De-sign For Testability)，即在设计时就保证电路的可测性。

对数字逻辑电路的测试包括功能测试和结构测试。功能测试是检测该模块在系统中工作状态下的常用功能，并检测模块与系统的接口连接。但由于模块的复杂性，在限定的时间内，穷举所有的功能并加以测试通常是不可能的。结构电路测试是对内部的电路结构进行全面的测试，以保证该电路实现的功能的正确性。结构电路测试首先需要将电路的物理缺陷模型化，建立故障模型，产生测试激励。然后将测试激励从原始输入引入故障点，并将故障点的测试响应传播到电路的原始输出，最后比较测试响应与无故障响应，判断电路是否有故障。

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