USB20设备控制IP核中AHB接口的研究论文(PDF 75页)

圈2qDSB系统总线拓扑幽⋯⋯⋯。5
I警I22uSB系统层次结构图⋯⋯⋯6
图2-3uSB通信流⋯⋯⋯⋯⋯一⋯6
幽2’4控制传输⋯⋯⋯⋯⋯。7
嘲2-5同步传输⋯一，⋯⋯⋯⋯⋯8
幽2-6中断IN传输，一¨⋯⋯⋯⋯⋯8
幽2-7批域IN传输⋯，一，⋯9
图2-8批埘OUT传输一⋯⋯⋯9
幽3-1典型的AMBA系统⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯～⋯1l
型3之AHB总线结构⋯一⋯⋯。12
豳3-3带wait的AHB传褊时序⋯⋯⋯一。15
幽34MaSter总线控制权切换时序酗⋯⋯⋯⋯。⋯⋯。16
圈4-1uSBAHBIP麻HJ环境⋯⋯⋯19
幽4-2uSBAHBIP总体结构模块分布幽⋯⋯⋯⋯⋯⋯22
幽4-3DPRAM例化圈，⋯⋯⋯，⋯一25
l鳘}441F13MA方式数据传输⋯⋯⋯一⋯⋯27
图415AHBMaster
DMA数据传输⋯⋯⋯⋯⋯～⋯⋯⋯一。27
图4-6AHBSlaveDMA数据传输⋯⋯⋯⋯⋯⋯⋯⋯一。28
图47寄存器数据传输⋯⋯⋯28
图5-1
MUX模块电路I璺l⋯⋯⋯～⋯⋯⋯“¨～⋯，⋯⋯⋯⋯⋯一⋯～⋯。38
图6-lMaster状态转换酗⋯⋯⋯⋯～4l
幽6-2Master产生burst类删的一般流鞋圈44
Master对DPRAM止常读时序⋯⋯一45
幽64Master渎DPRAM时，hreadym一=045
豳6-5Master读DPRAM时hgrantmj=0⋯⋯⋯⋯⋯46
图6-6Maxter读DPKAM时，burst结粜⋯⋯⋯⋯⋯，⋯46
圈6-7Master读DPRAM时，DMA结束⋯⋯～一。47
幽6-8Master读DPRAM时，SINGLE传输⋯⋯⋯⋯⋯～⋯⋯47
幽6-9Slave状态转换凹⋯¨⋯48
斟6-t0Slave读DPRAM的正常时序⋯⋯⋯⋯⋯⋯⋯⋯52
图6-11BUSY时。Slave读DPRAM的时序52
幽6-12IDLE时，Slave读DPRAM的时序⋯⋯⋯⋯⋯，⋯⋯53
幽6-13Slave处理提前终】tburst传输的时序(hsel变化)⋯⋯⋯⋯。⋯⋯⋯⋯⋯～⋯53
圈6-14Master、Slave同时读缓冲的情况⋯一¨⋯⋯54
图6-15Master、Slave同时弓缓冲的情况⋯⋯⋯⋯¨¨⋯⋯⋯54
{笙l6-16外部DMA控制器接口时序幽～⋯5S
图71Master读操作时序⋯⋯⋯⋯⋯⋯⋯一⋯57
幽7-2Slave写操作时序⋯
幽7-3SlaveDMA接口时序⋯⋯⋯⋯⋯
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